从材料到模型纳米集成电路FinFET器件的物理、工艺与演进

引言

当摩尔定律将晶体管尺寸推进到20纳米以下时，传统的平面MOSFET遇到了根本性的物理瓶颈——短沟道效应导致的漏电和性能退化。FinFET（鳍式场效应晶体管）的出现，为集成电路产业开辟了一条新的道路。它将导电沟道从平面“立”起来，形成像鱼鳍一样的立体结构，使栅极能够从三面包裹沟道，从而大幅改善栅控能力。理解FinFET，需要从半导体材料、工艺技术到器件物理与模型三个层面贯通来看。

一、半导体材料：FinFET的基石

FinFET的性能首先取决于材料体系的选择。传统体硅仍是主流，但在先进节点中，应变工程和替代材料不断引入。

硅（Si）：作为核心沟道材料，通过外延生长和应变技术（如SiGe源漏嵌入）提升载流子迁移率。
锗（Ge）和硅锗（SiGe）：锗的空穴迁移率远高于硅，常用于PMOS沟道或应变源漏，提升驱动电流。
III-V族化合物（如InGaAs）：电子迁移率极高，曾被视为NMOS沟道候选，但因界面缺陷和集成难度，在量产中仍未完全替代硅。
高k介电材料：如HfO₂，替代传统SiO₂作为栅介质，在保持等效氧化层厚度的同时降低漏电流。
金属栅：通过功函数调节阈值电压，与高k介质构成HKMG（高k金属栅）叠层。

材料选择直接影响器件的静电控制、驱动电流和可靠性，是FinFET设计和工艺的起点。

二、芯片制造工艺技术：如何“雕刻”出FinFET

FinFET的制造是一系列极致精密的工艺步骤，核心挑战在于形成高深宽比的鳍片和自对准的栅极。

鳍片形成：在SOI或体硅衬底上，通过侧墙转移光刻（SADP）或自对准四重成像（SAQP）定义出纳米级宽度的鳍片，再用反应离子刻蚀（RIE）刻蚀出高深宽比的硅鳍。鳍片宽度可小至5-10纳米。
浅槽隔离（STI）：填充氧化物并平坦化，使鳍片相互隔离。
栅极堆叠：依次沉积界面层、高k介质（如HfO₂）和金属栅（如TiN、TaN），然后沉积多晶硅或金属硬掩模。
栅极图案化：通过光刻和刻蚀定义栅极，栅极需要跨越多个鳍片，形成“三面包裹”结构。
源漏外延：在栅极两侧的鳍片上外延生长SiP（NMOS）或SiGe（PMOS），以降低接触电阻并引入应变。
Contacts与后道互连：形成金属硅化物、钨塞和铜互连，完成器件连接。

值得注意的是，FinFET工艺对刻蚀精度、薄膜均匀性和界面缺陷控制的要求极高，EUV光刻的引入进一步推动了鳍片和栅极尺寸的微缩。

三、器件物理与模型：理解FinFET的关键

与平面MOSFET相比，FinFET的物理图像和建模方法都有显著差异。

1. 静电控制与短沟道效应

FinFET的栅极从三面控制沟道，有效提高了对沟道电势的控制能力。这表现为：

自然长度（λ）减小：器件可更有效地抑制短沟道效应，如漏致势垒降低（DIBL）和亚阈值摆幅退化。
阈值电压滚降：随着栅长减小，阈值电压下降幅度比平面器件小。
量子限制效应：当鳍片宽度小于10纳米时，沟道中的载流子发生量子限制，能带分裂，有效禁带宽度增加，影响阈值电压和迁移率。

2. 亚阈值特性与漏电机制

FinFET的亚阈值摆幅可接近理想值60 mV/dec。但漏电机制依然存在：

亚阈值漏电：由扩散电流主导。
栅致漏极泄漏（GIDL）：在栅漏交叠区的高场引起。
结漏电：源漏PN结的反向漏电。
鳍片侧壁漏电：由于表面态和界面缺陷。

FinFET存在自热效应，因为鳍片被氧化物包围，散热路径受限，导致器件温度升高，影响迁移率和可靠性。

3. 紧凑模型（Compact Model）

用于电路仿真的FinFET模型需要准确描述其电学行为，主流模型包括：

BSIM-CMG：伯克利短沟道IGFET公共多栅模型，是工业标准，支持多栅结构（双栅、三栅、环栅）。它基于表面势解析，包含量子效应、迁移率退化、速度饱和、噪声和自热等。
BSIM-IMG：针对独立多栅（如UTB SOI）的模型。
PSP：前身是MOS Model 11，也可扩展至多栅。

模型的核心参数包括：鳍片宽度、高度、栅氧厚度、功函数、沟道掺杂等。物理效应被封装成解析方程，通过少量参数拟合TCAD或实测数据。